在多个Makefile中出现相同目标的问题可以通过使用变量和条件语句来解决。下面是一个解决方法的代码示例：

Makefile1:

TARGET := target

$(TARGET):
    @echo "Makefile1: building $(TARGET)"
    # 具体的构建命令

include Makefile2

Makefile2:

ifndef TARGET

$(TARGET):
    @echo "Makefile2: building $(TARGET)"
    # 具体的构建命令

endif

在上面的示例中，我们定义了一个变量TARGET来表示目标。在Makefile1中，我们使用$(TARGET)来定义目标。在Makefile2中，我们使用条件语句ifndef TARGET来判断在Makefile1中是否已经定义了目标，如果没有定义，则在Makefile2中定义目标。

这样做的好处是，当我们在Makefile1中定义了目标后，Makefile2中的目标定义将被忽略，避免了多个Makefile中出现相同目标的问题。

注意：在这个示例中，我们使用了include指令来包含Makefile2。这样做可以将两个Makefile文件合并成一个，以便于一次性执行。