always_latch 是 Verilog 中的一种建立触发器的方法，它可以在状态改变后改变它的输出值。always_latch 的复位类型是异步重置，可以使用同步异步器件来生成异步重置信号，例如：

module async_reset ( input clk, input reset_n, output reg out );

always @(posedge clk or negedge reset_n) begin if (!reset_n) begin // 异步重置 out <= 0; end else begin out <= ~out; end end

endmodule

module always_latch ( input clk, input reset_n, input enable, input d, output reg q );

async_reset r (clk, reset_n, q); always @(posedge clk) begin if (enable) begin q <= d; end end

endmodule

在这个例子中，always_latch 通过 r 组件使用异步重置信号。当 reset_n 为低电平时，r 的输出为 0，然后将 q 赋值为异步重置后的值。如果 enable 为高电平，则根据输入 d 的值更新 q。